문서 ID: 000084772 콘텐츠 형태: 오류 메시지 마지막 검토일: 2015-04-22

오류(177021): 외부 클럭 드라이버 <altclkctrl instance="" name=""> sd1은 double reg의 ENA_REGISTER_MODE 설정을 가질 수 없습니다</altclkctrl>.

환경

  • 인텔® Quartus® II 구독 에디션
  • ALTCLKCTRL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    외부 경로 및 'ena' 포트에 대해 설정된 ALTCLKCTRL 메가 함수를 사용할 때 Quartus® II 소프트웨어에서 이 오류 메시지가 표시됩니다. 이는 Stratix® V, Arria® V 및 Cyclone® V 장치 제품군에 영향을 미칩니다.

    'ena' 포트를 등록하는 방법에 대해 유일하게 지원되는 법적 설정은 "입력 클록의 하강 에지"입니다. 그러나 버전 13.0 SP1까지 Quartus II 소프트웨어의 버그로 인해 ALTCLKCTRL 메가 함수에서 이 옵션을 사용할 때 설계 컴파일 중에 다음 오류가 발생합니다.

    오류(15845): 클럭 활성화 블록 "<altclkctrl 인스턴스 이름> sd1"의 ena_register_mode 매개변수에 대한 잘못된 값 "falling edge" -- ENA 입력이 사용될 때 값은 이중 레지스터여야 하며 클럭 유형은 "외부 클럭 출력"이어야 합니다.

    해결 방법

    영향을 받는 장치 제품군의 외부 경로 및 \'ena\' 포트에 대해 ALTCLKCTRL 메가 함수 세트를 사용해야 하는 경우 mySupport에 문의하여 해결 방법에 대한 참조 번호를 제공하십시오. rd08082013_561.

    이 문제는 인텔® Quartus® 13.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Stratix® V E FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA

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