클럭 공유가 활성화되었을 때 반 속도 클럭이 연결되지 않음

고성능 메모리 컨트롤러를 생성하는 경우 컨트롤러 II 및 다중 컨트롤러 클럭 공유 옵션 SOPC Builder에서 활성화된 반 속도 클럭은 연결되지 않습니다.

이 문제는 고성능을 사용하는 모든 설계에 영향을 미칩니다. 다중 컨트롤러 클럭이 있는 컨트롤러 II 아키텍처 SOPC 빌더에서 활성화된 공유 옵션.

공유 PLL 컨트롤러용 내부 반 속도 브리지 작동하지 않습니다.

반 속도 클럭을 연결하려면 다음 단계를 수행하십시오.

1. 공유 PLL 컨트롤러 최상위 편집 파일은 다음과 같이 반값 클럭 입력 포트를 포함합니다. 예제:

Verilog HDL

module (sys_clk_in, sys_half_clk_in,soft_reset_n,input sys_clk_in; 입력 sys_half_clk_in;input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY < 분산 name_master> ISPORT (sys_clk_in : IN STD_LOGIC; sys_half_clk_in : in STD_LOGIC; soft_reset_n : IN STD_LOGIC;COMPONENT _controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in: IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_in,aux_full_rate_clk => aux_full_rate_clk,

2. SOPC 최상위 파일을 편집하여 반 속도 연결 다음과 같이 소스에서 공유 컨트롤러까지 클럭 예제:

Verilog HDL

the_ < 분산 이름>(.soft_reset_n (clk_0_reset_n),.sys_half_clk_in (_aux_half_rate_clk_out),.sys_clk_in ( _phy_clk_out)

VHDL

component is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; 신호 sys_half_clk_in: IN STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ : port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in => out_clk_< 분산 name_master>_aux_half_rate_clk,sys_clk_in => internal_< 분산 name_master>_phy_clk_out

이 문제는 향후 버전에서 해결됩니다.