문서 ID: 000085313 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

Stratix® V, Arria® V 및 Cyclone® V 트랜시버 장치에서 fPLL을 트랜시버 TX PLL로 사용할 때 네이티브 PHY 인텔 FPGA IP 어떤 출력 클럭을 연결해야 합니까?

환경

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설명

Stratix® V, Arria® V 및 Cyclone® V 트랜시버 장치에서 fPLL을 트랜시버 TX PLL로 사용할 때 네이티브 PHY 인텔® FPGA IP 연결하는 데 사용되는 출력 클럭은 fPLL의 동적 재구성이 활성화되었는지 여부에 따라 달라집니다.

해결 방법

fPLL의 동적 재구성이 활성화되지 않으면 fPLL 'outclk_0' 포트를 네이티브 PHY 'ext_pll_clk' 포트에 연결해야 합니다.

fPLL의 동적 재구성이 활성화되면 fPLL 'phout[0]' 포트에 네이티브 PHY 'ext_pll_clk' 포트에 연결해야 합니다. PLL 매개변수 편집기 "설정" 탭의 "PLL DPA 출력 포트에 대한 액세스 활성화" 옵션을 선택하여 'phout' 포트를 활성화합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 9 제품

Stratix® V FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V GT FPGA

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