인텔® Arria® 10개의 FPGA 설계에서 작은 보류 시간 위반을 해결하려면 어떻게 합니까?

Quartus® II 소프트웨어 버전 14.0 인텔® Arria® 10 FPGA 에디션의 문제로 인해 작은 보류 위반이 발생할 수 있습니다. 이러한 현상은 인텔 Arria 10 장치의 빠른 라우팅으로 인해 발생합니다.

이 문제를 해결하려면 Synopsys 설계 제약조건(Synopsys Design Constraints)에 다음 제약 조건을 추가하여 설계 피팅 중 보류 요구 사항을 과도하게 제한하십시오. SDC) 파일:

set quartus_exe $::TimeQuestInfo(nameofexecutable)

if { $quartus_exe == "quartus_fit" } {

post_message -type 정보 "오버 제한 보류"

set_clock_uncertainty 0.20 –add –hold –enable_same_physical_edge \
-from [get_clocks {clk}] –to [get_clocks {clk}]
}

이렇게 하면 사인오프 타이밍에 대한 올바른 보류 요구 사항을 사용하면서 더 엄격한 요구 사항을 충족할 수 있습니다.

이 제약 조건은 전역이 아닌 필요할 때만 추가되어야 하며 전체 클럭 도메인이 아닌 특정 경로에도 적용할 수 있습니다. 이렇게 해서 보류 위반이 해결되지 않으면 더 큰 값이 위반 경로를 과도하게 제한할 수 있습니다.