문서 ID: 000085623 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-10-09

동기식 에지 둘 다 관련 클럭이 필요합니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCIe® 하드 IP 코어가 포함된 Qsys 시스템을 생성하면 이 오류 메시지가 나타납니다. nreset_status 신호가 내보내지고 테스트벤치가 생성되고 있습니다.  이 신호는 내부적으로 Qsys 시스템에 사용되며 테스트벤치용으로 내보내지 않습니다.

    해결 방법

    다음을 사용하려면 nreset_status 테스트벤치용 Qsys 시스템 외부의 신호는 신호를 내보내지 않고 Qsys 시스템을 생성합니다.  그런 다음 nreset_status.v 파일에서 설계의 최상위 테스트벤치로 신호를 보낼 수 있습니다.  이 작업은 최상위 테스트벤치 파일에서 포트 선언을 편집하여 수행할 수 있습니다.  Qsys 시스템을 생성할 때마다 이 변경 사항을 변경해야 합니다.

    참고: nreset_status 신호가 동기화됨 코어클루우트 클럭 신호.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 13 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V SE SoC FPGA

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    1

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