설명
Quartus® II 소프트웨어 버전 11.0의 Qsys 설계에서 UART(RS-232 직렬 포트) 구성 요소를 사용할 때 이 문제가 발생할 수 있습니다. 이로 인해 UART가 다른 쪽 끝과 동기화되거나 통신하지 않을 수 있습니다.
이 문제를 해결하려면 UART에 할당된 UART 입력 클럭 주파수를 할당된 Baud rate(bps)로 나누어 올바른 divisor_constant 계산한 다음, 이 값이 생성된 Qsys 생성 _uart_0 파일의 divor_constant 시뮬레이션 바리블에 할당되었는지 확인합니다. 필요한 경우 계산에 맞게 할당된 값을 변경합니다.
예를 들어 Qsys UART에 대한 입력 클럭은 83MHz입니다. 할당된 Baud 속도(bps) = 115200. 디비저는 83,000,000/ 115200 = 720이어야 합니다. _uart_0 파일에서 이 값을 확인할 때 다음 코드 줄이 있습니다.
합성 translate_on
합성 read_comments_as_HDL
할당 divisor_constant = 434;
합성 read_comments_as_HDL 꺼져 있습니다.
아래와 같이 divor_constant = 720을 변경합니다.
할당 divisor_constant = 720;
이 문제는 Quartus II 소프트웨어 버전 11.0 SP1에서 해결되었습니다.