문서 ID: 000085752 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-08-25

인텔® Arria® 10개의 FPGA 외부 메모리 인터페이스에 대한 타이밍 분석기에서 보고서 DDR을 수행할 때 타이밍 여백이 모든 모서리에 대해 동일한 값인 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

주소/명령, DQS 게이팅, 읽기 캡처, 쓰기 및 쓰기 레벨링을 포함하는 I/O 타이밍은 프로세스, 전압 및 온도(PVT)를 통해 완전히 보정됩니다. 따라서 여백은 모든 모델에서 동일합니다. 타이밍 분석기에서 보고서 DDR은 이러한 보정된 인터페이스의 모든 구석에 최악의 사례 값을 보고합니다.

해결 방법

N/A

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

인텔® Arria® 10 GT FPGA
인텔® Arria® 10 GX FPGA
인텔® Arria® 10 SX SoC FPGA

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