설명
예, 그림 2-12에 오류가 있습니다. CLK[11.8] 핀은 PLL3를 공급하고 PLL3는 상단 클럭 제어 블록을 공급합니다. CLK[15.12] 핀은 PLL4를 공급하고 PLL4는
하단 클럭 제어 블록.
Altera 이 솔루션이 고객의 의도된 목적을 위해 작동한다고 보증하지 않으며 솔루션 사용 또는 의존에 대한 모든 책임을 부인합니다.
하단 클럭 제어 블록.
그림은 왼쪽과 오른쪽 클럭 제어 블록이 각각 PLL3 및 PLL4를 공급한다는 것을 잘못 보여줍니다. 아래 그림은 올바른 연결을 보여줍니다.
그림 2-12. EP2C20 및 더 큰 PLL, CLK[], DPCLK[] 및 클럭 제어 블록 위치
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
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