문서 ID: 000085871 콘텐츠 형태: 오류 메시지 마지막 검토일: 2017-11-01

오류(129001): 원자 "ALTDDIO_OUT_component|auto_generated|ddio_outa[0]"의 입력 포트 CLK는 twentynm_ddio_out 원시적이며 법적으로 연결 및/또는 구성되지 않았습니다.

환경

  • 인텔® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Arria® 10, 인텔 Cyclone 10GX 또는 인텔 Stratix 10 장치 제품군을 대상으로 하는 altddio_out 또는® altddio_in® 원시적 인스턴스화가 포함된 디자인을 컴파일할 때 이 오류가 나타날 수 있습니다.

     

     

    해결 방법

    이 오류는 altddio_out 및 altddio_in 프리미티브가 이러한 장치 제품군에 사용하기 위한 것이 아니기 때문에 발생합니다.

    인텔® Arria® 10, 인텔 Cyclone 10GX 또는 인텔 Stratix 10 장치 제품군에 대한 altddio_out 및 altddio_in 기본 요소 대신 Altera® GPIO IP 코어를® 사용하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Cyclone® 10 GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.