병렬 인터페이스용 PHY Lite 인텔® FPGA IP 제한으로 인해 동일한 I/O 뱅크에 두 개 이상의 병렬 인터페이스용 PHY Lite가 인텔 FPGA IP 경우 위의 오류 메시지가 나타날 수 있습니다.
이 문제를 해결하려면 병렬 인터페이스에 대해 두 개 이상의 PHY Lite를 동일한 I/O 은행에 배치하지 인텔® FPGA IP. 병렬 인터페이스용 PHY Lite 인텔 FPGA IP 특정 PLL 설정이 필요한 특정 인터페이스 요구 사항이 있기 때문입니다. 그러나 특정 은행에서 사용할 수 있는 PLL은 하나뿐입니다.