유니피가 탑재된 DDR2 및 DDR3 SDRAM 컨트롤러에서 VHDL을 선택하면 Verilog HDL IP 코어가 표시됩니다.

MegaWizard 인터페이스에서 VHDL을 선택하고 생성할 경우 생성되는 UniPHY IP 코어를 탑재한 DDR2 또는 DDR3 SDRAM 컨트롤러 코어는 Verilog HDL에 있습니다.

VHDL IP 코어를 생성하려면 다음 단계를 따르십시오.

1. 텍스트 편집기에서 <Quartus 열기 II 디렉토리>\ip\altera\uniphy\lib\common_ddrx.tcl.
2. 나타나는 문자열 "LANGUAGE"을 검색합니다. 다음 코드에서: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. 이 줄은 다음 코드로 변경합니다.append param_str ",LANGUAGE=vhdl"
4. 문자열의 다음 발생을 계속 검색합니다. 다음 코드에 나타나는 "LANGUAGE""if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. if 라인, 다른 줄 및 블록에 대해 댓글을 달기 조건부 섹션의 코드가 "else""에 있는 코드가 되도록 합니다. 블록은 다음 코드와 유사하게 항상 실행됩니다.# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. MegaWizard 인터페이스를 사용하여 UniPHY 기반 생성 IP 코어.

Verilog HDL IP 코어를 생성하려면 원본을 복원하십시오. common_ddrx.tcl 파일.