문제 338064: 볼륨 1, Stratix® V 장치용 제9장 SEU 완화, 버전 2015.06.12
9-9페이지의 타이밍 섹션은 다음과 같습니다.
최소 32 클럭 주기 동안 CRC 계산 중에는 항상 CRC_ERROR 핀이 낮게 구동됩니다. 오류가 발생하면 EMR이 업데이트되거나 32클록 주기가 경과한 후 핀이 높게 구동됩니다. 따라서 CRC_ERROR 핀의 상승 가장자리에서 EMR의 내용을 검색할 수 있습니다. 핀은 현재 프레임을 읽은 후 최소 32 클럭 주기 동안 다시 낮게 구동될 때까지 높게 유지됩니다.
그러나 이것은 잘못된 것입니다. 다음과 같이 명시해야 합니다.
CRC 계산 중에는 항상 CRC_ERROR 핀이 낮게 구동됩니다. 오류가 발생하면 EDCRC 하드 블록은 EMR을 업데이트하는 데 32 클럭 주기가 걸리며, EMR이 업데이트되면 핀이 높게 구동됩니다. 따라서 CRC_ERROR 핀의 상승 가장자리에서 EMR의 내용을 검색할 수 있습니다. 핀은 현재 프레임을 읽은 후 32 클럭 주기 동안 다시 낮게 구동될 때까지 높은 상태를 유지합니다.
그림 9-6은 CRC 계산(최소 32 클럭 주기)을 명시하고 있지만 CRC 계산(32클록 주기)을 명시해야 합니다.
문제 156378: Stratix V 장치의 클럭 네트워크 및 PLL, 버전 2013.05.06
자동 클럭 전환 사용 시 요구 사항에 대한 글머리 기호가 두 개 있는데, 첫 번째 글머리 기호가 올바르지 않습니다. 그것은 말한다:
"두 클럭 입력이 모두 실행 중이어야 합니다."
자동 클럭 전환의 목적은 클럭이 작동을 멈추면 클럭 사이를 전환하는 것입니다. 실제 요구 사항은 FPGA 구성될 때 두 클럭을 모두 실행해야 한다는 것입니다. 총알은 다음과 같이 말해야 합니다.
"FPGA 구성될 때 두 클럭 입력이 모두 실행되어야 합니다."
문제 123964: 볼륨 1, 6장: Stratix V 장치의 고속 차등 I/O 인터페이스 및 DPA, 버전 2013.05.06
외부 PLL 인터페이스 신호에 대한 그림 6-4 단계 관계: outclk2의 위상 이동이 올바르지 않으며, outclk1이 높을 때 상승 에지가 outclk0 상승 에지에 맞춰 정렬되어야 합니다.
문제 111987: 볼륨 1, 8장: Stratix V 장치의 구성, 설계 보안 및 원격 시스템 업그레이드, 버전 2013.03.04
표 8-1: Stratix V 장치의 구성 모드 및 기능에는 CvP 모드에서 부분 재구성이 지원되지 않는다고 잘못 명시되어 있습니다.
CvP 모드는 부분 재구성을 지원하며 이 테이블은 향후 개정판에서 업데이트될 예정입니다.
문제 81980: 볼륨 1, 5장: Stratix V 장치의 I/O 기능, 버전 1.5
표 5-1은 3.3-V LVCMOS/LVTTL 표준이 Stratix V GX 및 GS 장치에서만 지원된다는 것을 잘못 보여줍니다. 이러한 I/O 표준은 실제로 모든 Stratix V 장치에서 지원됩니다.
문제 86484: Stratix V 장치, 버전 1.5의 I/O 기능.
프로그래밍 가능한 현재 강도 표 5-6의 메모가 누락되었습니다.
Quartus II 소프트웨어의 기본 설정은 모든 비전압 참조 및 HSTL 및 SSTL 클래스 I/O 표준에 대한 교정 없이 50 ohm OCT RS입니다. 기본 설정은 HSTL 및 SSTLClass II I/O 표준에 대한 교정 없이 25-ohmOCT RS입니다.
문제 79663: 볼륨 2, 9장: Stratix V 장치, 버전 1.7의 구성, 설계 보안 및 원격 시스템 업그레이드.
그림 9-9에 대한 노트는 그림 9-8 노트의 Note 4와 유사한 정보가 없습니다. 그림 9-9에 새 메모가 추가되어 "POR 지연 설정을 기반으로 하는 적절한 MSEL 설정의 경우 슬레이브 장치 MSEL 설정을 PS 체계로 설정합니다. 9~7페이지의 표 9~4를 참조하십시오."
문제 58047: 볼륨 2, 9장: Stratix V 장치, 버전 1.6의 구성, 설계 보안 및 원격 시스템 업그레이드.
활성 직렬(AS) 구성 핀(DCLK, AS_DATA0/ASDO, AS_DATA[3.1])의 표 9-14는 "AS 구성이 완료된 후 이 핀은 약한 풀업 저항기로 삼중으로 표시되어 있습니다."라고 명시되어 있지만 그렇지 않습니다. 장치가 사용자 모드로 들어갈 때 AS 핀은 트라이-스테이트되지 않습니다.
문제 44730: Stratix V 장치의 I/O 기능, 버전 1.4
1.5V LVCMOS 출력에 대한 OCT는 장에 언급되지 않았지만 지원됩니다. Quartus II 소프트웨어에서 오류 없이 할당을 수행할 수 있습니다.
문제 39437: 볼륨 2, 11장: Stratix V 장치에서 JTAG 경계 스캔 테스트, 버전 1.4
표 11-1은 Stratix V 장치에 대한 32비트 IDCODE 정보를 보여줍니다.
Stratix V A7 장치에 대한 올바른 JTAG ID 코드는
0000 0010 1001 0000 0011 0000 1011 1011(0x029030DD)
이 표시가 잘못 표시됨
0000 0010 1001 0000 0011 0001 1011 1011(0x029031DD)
문제 41368: 볼륨 2, 9장: Stratix V 장치의 구성, 설계 보안 및 원격 시스템 업그레이드, 버전 1.6
그림 9-11 노트에는 약간 오해의 소지가 있는 Note 1이 있습니다. "풀업 저항기를 VCCPGM 및 VCCPD에 3.0 V 공급 장치로 연결하십시오." VCCPGM은 VCCPD와 동일할 수 있지만, 이는 요구 사항이 아니며, VCCPGM 및 VCCPD는 보드 요구 사항에 따라 전압이 다를 수 있습니다.
VCCPGM의 경우 모든 전용 구성 핀과 이중 목적 핀에 전원을 공급해야 합니다. 지원되는 구성 전압은 1.8, 2.5 및 3.0 V이므로 구성 입력 버퍼가 Stratix V 장치의 일반 I/O 버퍼와 전력선을 공유할 필요가 없습니다.
VCCPD의 경우 VCCIO보다 크거나 같아야 합니다. VCCIO가 3.0 V로 설정된 경우 VCCPD는 최대 3.0V의 전원을 공급해야 합니다. 은행의 VCCIO가 2.5V 이하로 설정되어 있는 경우 VCCPD는 최대 2.5V의 전원을 공급해야 합니다. VCCPD 및 VCCIO 핀이 포함된 모든 은행에 적용됩니다.
해결된 문제:
문제 79545: Stratix V 장치 데이터시트, 버전 2.5
다음 전원 공급 장치의 절대 최대 등급은 버전 2.5에서 업데이트되었습니다.
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
문제 35432: Stratix V 장치용 볼륨 1, Chapter 2, DC 및 스위칭 특성, 버전 2.3
차등 입력을 지정하기 위해 추가된 설명은 2.5V가 필요한 VCCPD에 의해 구동됩니다.
문제 32224: Stratix V 장치용 볼륨 1, Chapter 2, DC 및 스위칭 특성, 버전 2.3
VCCBAT 공급 전압 범위는 1.2V에서 3.0V로 업데이트되었습니다.
문제 390061: Stratix V 장치의 클럭 Netwoks 및 PLL, 버전 1.3
5SGXB5 및 5SGXB6 장치의 PLL 위치는 CLK0, CLK1, CLK22, CLK23 및 CLK8, CLK9, CLK14, CLK15에 의해 구동되는 PL을 표시하도록 수정되었습니다.
문제 391999: 로직 어레이 블록 및 적응형 로직 모듈 Stratix V 장치, 버전 1.3
Stratix V 장치는 버전 1.3에 표시된 대로 레지스터 체인 경로를 지원하지 않습니다.
문제 31778: 볼륨-3, Chapter-5, 역 직렬 루프백, 버전 2.2
사용자 지정 구성에서 하위프로토콜로 사용할 수 있는 역 직렬 루프백에 대한 부정확한 진술이 존재합니다.
문제 359605: 볼륨 2, 5장, Stratix V 장치의 I/O 기능, 버전 1.3
표 5-2의 참고 5는 차등 클럭 입력 버퍼가 VCCPD 대신 VCC_CLKIN 의해 구동된다는 것을 잘못 표시합니다.
문제 380129: 볼륨 9, 9장, 구성, 설계 보안 및 원격 시스템 업그레이드 Stratix V 장치, 버전 1.3
그림 9-21은 TDI가 핀 9 대신 JTAG 헤더의 핀 7에 연결된 것으로 잘못 표시됩니다.
문제 377855: 볼륨 2, 9장: Stratix V 장치, 버전 1.3의 구성, 설계 보안 및 원격 시스템 업그레이드.
타이밍 위반은 PS 모드로 슬레이브 장치가 구성된 다중 장치 AS 구성에서 발생합니다. 타이밍 위반을 방지하기 위해 다중 장치 AS 구성에 두 가지 새로운 제한이 추가되었습니다.
문제 369375: 볼륨 1, 8장, Stratix V 장치에서 핫 소켓 및 전원 켜기 재설정, 버전 1.1
제거된 PORSEL 핀에 대한 참조로, 이 핀은 Stratix V 장치에 존재하지 않습니다.
문제 10006534: 볼륨 2, 4장, Stratix® V 장치의 트랜시버 프로토콜 구성, 버전 1.0
10GBaseR 프로토콜에 대한 참조가 제거되었습니다.