문서 ID: 000088120 콘텐츠 형태: 호환성 마지막 검토일: 2021-12-13

DisplayPort 인텔® Stratix® 10 FPGA IP 설계 예가 높은 비트 속도 3(HBR3)에서 RX 링크 교육을 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Design Software 버전 20.3 이상에서 생성된 DisplayPort 인텔® Stratix® 10FPGA IP 설계 예의 문제로 인해 HBR3에서 RX 링크 교육 실패와 HBR2로 연결되는 열차를 확인할 수 있습니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.3 이상에서 이 문제를 해결하려면 다음 단계를 따르십시오.

    1. 교체 . /rtl/rx_phy/rx_phy_top.v(rx_phy_top.v)

    2. 교체 . /rtl/tx_phy/tx_phy_top.v(tx_phy_top.v)

    3. ./rtl/bitec_reconfig_alt_s10.v를 intel_reconfig_alt_s10.v로 교체

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.4 이상에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 6 제품

    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 GX 개발 키트 DK-DEV-1SGX-H-A
    인텔® Stratix® 10 GX 개발 키트 DK-DEV-1SGX-L-A
    인텔® Stratix® 10 GX FPGA

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    지원팀 연락처

    보증 제외

    1

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