인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.1의 문제로 인해 외부 VCXO 설계 예와 함께 F-Tile SDI II 인텔® FPGA IP 병렬 루프백은 SDI RX 코어의 FVH 동기화 신호 출력이 TX와 RX 사이의 클럭을 동기화하는 데 필요한 외장 VCXO를 클럭할 수 있는 소스가 아니기 때문에 SD-SDI 비디오 표준에서 요구하는 것보다 더 높은 불안감을 가지고 있습니다. 이 문제는 SD-SDI가 지원되는 표준의 일부인 삼중 속도 및 다중 속도 SDI 비디오 표준에 영향을 미칩니다. 이 문제는 또한 설계에® TI LMH1983 칩을 탑재한 VCXO의 인텔 구현에 따른 인텔 Agilex 7개 FPGA 설계에도 영향을 미칩니다.
이 문제를 해결하려면 가능한 두 가지 솔루션 중 하나를 사용하십시오.
1. 외부 VCXO 설계 예 없이 F-Tile SDI II 인텔® FPGA IP 병렬 루프백 을 사용 하십시오. 이 설계는 TX와 RX 사이의 클럭을 동기화하기 위해 내부 PLL을 사용하는 동안 세 배 속도 및 다중 속도 SDI 비디오 표준(SD-SDI 포함)을 지원합니다.
2. TI LMH1981과 같은 외부 동기화 클럭 분리기 칩을 사용하여 FVH 타이밍 신호를 생성하고 그림 1에 표시된 대로 외부 VCXO(TI LMH1983)에 신호를 공급합니다. TI LMH1981 외부 클럭 분리기는 Nextera 및 Terasic 12G SDI-FMC 부속 카드에서 사용할 수 있으며 사용자는 그에 따라 TI LMH1981에 genlock 입력을 제공해야 합니다.
그림 1.
