이더넷
인터페이스 프로토콜은 시스템 설계에서 칩 투 칩, 보드 투 보드 또는 박스 투 박스 연결을 지원합니다. 인텔과 파트너의 프로토콜 지적 재산권(IP) 솔루션은 광범위한 응용 프로그램의 요구를 충족시키고 FPGA 및 ASIC 장치의 통합 트랜시버를 활용합니다. 인터페이스 프로토콜 솔루션은 라이센서블 IP 코어 및 참조 설계뿐만 아니라 비용이 들지 않는 메가 기능 및 설계 예시로 제공됩니다.
Transceiver 프로토콜 섹션을 방문하여 통합 트랜시버 및 지원 인터페이스 프로토콜 솔루션에 대해 자세히 알아보십시오.
설계 예 |
대상 장치 |
지원되는 개발 키트 |
Qsys 준수 |
Quartus II 버전 |
|---|---|---|---|---|
Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Stratix IV GX FPGA 개발 키트, Arria II GX FPGA 개발 키트 |
- |
10.1 |
|
Stratix IV GX |
Stratix IV GX FPGA 개발 키트 |
✓ |
12.1 |
|
Cyclone III, Stratix IV GX |
Nios II 임베디드 평가 키트(NEEK), Cyclone III 에디션, 임베디드 시스템 개발 키트, Cyclone III 에디션, Stratix IV GX FPGA 개발 키트, CV GT FPGA 개발 키트 |
✓ |
12.0 |
|
Cyclone III |
임베디드 시스템 개발 키트, Cyclone III 에디션, Stratix IV GX FPGA 개발 키트 |
- |
13.1 |
|
Cyclone III |
Nios II 임베디드 평가 키트(NEEK), Cyclone III 에디션 |
- |
10.1 |
|
Stratix IV GX |
- |
- |
9.1 SP1 |
|
TSE: ALTLVDS를 트랜시버로 사용하여 TSE에서 재설정 시퀀스 구현 |
Stratix IV GX |
- |
- |
9.1 SP1 |
Stratix IV GX, Arria II GX |
- |
- |
9.1 SP1 |