Verilog HDL: 행동 카운터

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기준

이 예에서는 카운트가 활성화된 8비트 로딩 가능한 카운터에 대해 설명합니다. 빨간색 텍스트로 강조 표시된 항상 구성은 카운터가 어떻게 동작해야 하는지 설명합니다.

Verilog에 대한 자세한 내용은 다음 을 참조하십시오.

behav_counter.v

모듈 behav_counter(d, clk, clear, load, up_down, qd);

포트 선언

입력   [7:0] d;
입력   clk;
입력이   명확합니다.
입력   로드;
입력   up_down;
출력  [7:0] qd;

reg     [7:0] cnt;
    (!clear)
        cnt <= 8'h00이면 항상 @(posedge clk)가 시작됩니다.
    다른 경우(로드)
        cnt <= d;
    다른 경우(up_down)
        cnt <= cnt + 1;
    다른
        cnt <= cnt - 1;
끝 
 
 
 할당 qd = cnt;



endmodule

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