상태 머신용 Verilog HDL 템플릿

이 페이지는 Verilog HDL의 상태 머신에 대한 설계 예시로 구성됩니다. 상태 머신은 여러 상태를 통해 발전하는 순차 회로입니다. 예는 다음과 같은 유형의 상태 컴퓨터를 구현하는 HDL 코드를 제공합니다.

4-State Mealy State Machine

Mealy 상태 머신의 출력은 입력과 현재 상태 모두에 따라 달라집니다. 입력이 변경되면 클럭 에지를 기다리지 않고 출력이 업데이트됩니다.

Moore 상태 컴퓨터의 출력은 현재 상태에만 따라 달라집니다. 출력은 상태가 변경되는 경우에만 작성됩니다(클럭 에지에서).

이 예에서는 syn_encoding 합성 속성 값을 사용하여 소프트웨어가 불법 상태를 감지하고 상태 컴퓨터가 재설정 상태로 전환하도록 강제하기 위해 추가 로직을 삽입해야 한다고 지정합니다.

이 예에서는 syn_encoding 합성 속성 값 사용자를 사용하여 소프트웨어에 Verilog HDL 소스 코드에 정의된 값으로 각 상태를 인코딩하도록 지시합니다. 상태 상수의 값을 변경하면 상태 컴퓨터의 인코딩을 변경할 수 있습니다.

이 예에 사용된 파일을 다운로드하십시오.

각 zip 다운로드에는 상태 컴퓨터용 Verilog HDL 파일과 최상위 블록 다이어그램이 포함되어 있습니다.

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.