VHDL: 바이너리 애드러 트리

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기준

이 예에서는 VHDL의 8비트 바이너리 애드러 트리에 대해 설명합니다. 로직 엘리먼트(LEs)에 4개의 입력 조회 테이블이 있는 장치의 경우, 바이너리 애드러 트리 구조를 사용하면 성능이 크게 향상될 수 있습니다.

그림 1. 바이너리 가더 트리 최상위 다이어그램.

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이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.

표 1. 바이너리 가더 트리 포트 목록

포트 이름 유형 설명
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]		 입력 8비트 데이터 입력
Clk 입력 클럭 입력
결과[7:0] 출력 8비트 데이터 출력
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