플랫폼 디자이너(이전 Qsys) 시스템 설계 자습서(PDF)는 하향식 접근 방식으로 메모리 테스터 시스템을 구축하는 절차를 안내합니다. 계층 격리 및 일반 구성 요소에 대한 새로운 개념을 소개합니다. 일반 구성 요소를 블랙박스로 인스턴스화하고, 시스템 무결성 및 인터페이스 요구 사항을 확인하고, 인텔® Quartus® Prime Pro Edition 소프트웨어 및 플랫폼 디자이너의 장치 설정 및 지적 재산권(IP) 참조 동기화와 같은 새로운 기능을 보여줍니다.
설계는 읽기 및 쓰기 액세스가 가능한 모든 Avalon® 메모리 매핑(Avalon®-MM) 슬레이브 인터페이스를 테스트할 수 있으므로 이 설계 예제를 시작점으로 사용하여 다른 많은 메모리 유형 및 인터페이스를 테스트할 수 있습니다.
Qsys 시스템 설계 자습서 - 스탠다드 에디션(PDF)은 인텔® Quartus® Prime 소프트웨어의 시스템 통합 도구를 사용하여 설계를 만들고 검증하는 단계별 지침을 제공합니다. 이 설계 예에는 메모리 테스터 시스템을 설계하는 구성 요소가 포함됩니다. 자습서에서는 다음 단계를 수행합니다.
- 시스템 통합 도구의 구성 요소를 사용하여 메모리 테스터 설계 만들기
- 계층적 수준의 하위 시스템을 통해 설계 구축
- FPGA 프로그래밍하고 테스터가 보고한 메모리 효율성을 계산합니다.
- 버스 기능 모델(BBFM)을 사용하여 시뮬레이션에서 설계 구성 요소 중 하나를 검증합니다.
- 시스템 콘솔을 사용하여 JTAG를 사용하여 Avalon®-MM 브리지로 시스템을 제어합니다.
소프트웨어 요구 사항
이 설계에는 다음을 포함하는 인텔® Quartus® Prime 소프트웨어가 필요합니다.
- Nios® II 임베디드 디자인 스위트
- ModelSim*-인텔® FPGA 또는 스타터 에디션 소프트웨어
설계 예제 사용
- 인텔® Arria® 10 FPGA 플랫폼 디자이너 자습서 디자인 예(.zip)
- ZIP 파일에는 플랫폼 디자이너 시스템 설계 자습서의절차를 따르는 데 필요한 모든 하드웨어 및 소프트웨어 파일과 완성된 디자인이 포함되어 있습니다. DDR4 SDRAM 부속 카드가 설치된 10GX FPGA 개발 키트를인텔® Arria® 설계 대상입니다. 디자인은 인텔® Quartus® Prime Pro Edition 소프트웨어 v17.0에서 테스트되었습니다.
- 인텔® Arria® 10 FPGA(.zip)에 대한 Qsys 자습서 디자인 예
- ZIP 파일에는 DDR4 SDRAM 부속 카드가 설치된 10GX FPGA 개발 키트를대상으로 인텔® Arria® 완성된 설계가 포함되어 있습니다. 설계는 인텔® Quartus® 프라임 스탠다드 에디션 소프트웨어 v16.1에서 테스트되었습니다.
- Qsys 자습서 디자인 예(.zip)
- ZIP 파일에는 Qsys 시스템 설계 자습서의 절차를 따르고 설계 예제를 사용하는 데 필요한 모든 하드웨어 및 소프트웨어 파일이 포함되어 있습니다. 설계는 다음 개발 키트를 대상으로 합니다.
- 이 설계에 포함된 README 파일은 다음 보드 요구 사항을 충족하는 사용자 지정 보드에 이 디자인을 포트하는 방법에 대한 지침을 제공합니다.
- Stratix, Cyclone 또는 Arria® 시리즈 FPGA
- 12K 로직 엘리먼트(LEs) 또는 적응형 조회 테이블(ALUT) 사용 가능
- 128K 메모리 비트 사용 가능
- JTAG 프로그래밍 케이블 연결
- Avalon®-MM 슬레이브 인터페이스를 사용하여 테스트 및 메모리 컨트롤러를 위한 외부 메모리
- Stratix, Cyclone 또는 Arria® 시리즈 FPGA
이 설계의 사용은 인텔 하드웨어 참조 설계 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
블록 다이어그램
설계 구조와 예제에 포함된 시스템 구성 요소 또는 코어에 대한 개요는 아래 블록 다이어그램을 참조하십시오.