타이밍 분석기 생성 클럭 명령

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기준

타이밍 분석기는 수신 또는 호스트 클럭의 특성을 생성 클럭으로 수정하거나 변경하는 클럭 분할기, 리플 클럭 또는 회로를 고려합니다. 이러한 회로의 출력을 생성된 클럭으로 정의해야 합니다. 이 정의를 통해 Timing Analyzer는 이러한 클럭을 분석하고 해당 클럭과 관련된 모든 네트워크 지연 시간을 설명할 수 있습니다.

create_generated_clock 명령을 사용하여 생성된 클럭을 만들 수 있습니다. 다음 목록에는 create_generated_clock 명령과 사용 가능한 옵션이 나와 있습니다.

create_generated_clock
   [이름 <clock name>]
   -소스 <host 핀>
   [에지 <edge 목록>]
   [-edge_shift < 임시 목록>]
   [-divide_by <fa>]
   [-multiply_by <factor>]
   [-duty_cycle <percent>]
   [-add] [-invert]
   [-host_clock <clock>]
   [-phase <phase>]
   [오프셋 <offset>]
   < 소스 객체>

표 1은 create_generated_clock 명령에 대한 옵션을 설명합니다.

소스 지연 시간은 호스트 클럭의 클럭 네트워크 지연(반드시 호스트 핀이 아님)을 기반으로 합니다. set_clock_latency -source 명령을 사용하여 소스 지연 시간을 재정의할 수 있습니다.

그림 1은 10 ns 클럭을 기준으로 반전된 생성 클럭을 만드는 다음 SDC 명령의 파형을 보여줍니다.

create_clock -period 10 [get_ports clk]
create_generated_clock -divide_by 1 -invert -source [get_registers clk] \
    [get_registers 세대|clkreg]

그림 1. 반전된 클럭을 생성합니다.

그림 2는 -edges-edge_shift 옵션을 사용하여 생성된 클럭을 수정하는 다음 SDC 명령의 파형을 보여줍니다.

create_clock -period 10 -waveform { 0 5 } [get_ports clk]
# 2 클럭
create_generated_clock -source [get_ports clk] -edge { 1 3 5 } \
    [get_registers clkdivA|clkreg]
# 호스트 클럭의 의무 주기와 무관하게 2시로 나누기
create_generated_clock -source [get_ports clk] -edges { 1 1 5 } -edge_shift  0 5 0 } \
    [get_registers clkdivB|clkreg]

그림 2. 생성된 클럭을 이동하는 에지 및 에지.

그림 3은 생성된 클럭에서 -multiply 옵션의 효과를 보여주는 다음 SDC 명령에 대한 wafeforms를 보여줍니다.

create_clock -period 10-waveform { 0 5 } [get_ports clk] # 2 클럭
create_generated_clock -source [get_ports clk] -multiply_by 2 \
    [get_registers clkmult|clkreg]

그림 3. 생성된 클럭을 곱합니다.

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