저지연 이더넷 10G MAC FPGA IP
저지연 이더넷 10G MAC FPGA IP 코어(소프트 IP)는 낮은 왕복 지연 시간 및 효율적인 리소스 풋프린트를 제공합니다. 지적 재산(IP) 코어는 나열된 다양한 기능에 대한 프로그래밍 가능성을 제공합니다. 이 IP는 새로운 Multi-Rate PHY FPGA IP 코어와 함께 사용하여 10M/100M/1G~10G의 데이터 속도를 지원할 수 있습니다.
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저지연 이더넷 10G MAC FPGA IP
기존 10G 이더넷 MAC FPGA IP 코어는 Stratix® V FPGAs 및 이전 FPGA 제품군을 대상으로 하는 애플리케이션을 위한 전체 기능 세트와 함께 계속 제공됩니다.
다양한 옵션 기능을 갖춘 10G MAC 및 PHY 기능은 E-Tile이 있는 Stratix® 10 장치에서 하드 IP로도 사용할 수 있습니다. 보다 자세한 내용은 이더넷 IP 코어용 Stratix® 10 FPGA E-Tile 하드 IP 에서 확인할 수 있습니다.
기능
이 FPGA IP 코어는 IEEE 웹사이트(www.ieee.org)에 제공되어 있는 IEEE 802.3–2008 이더넷 표준에 맞게 설계되었습니다. 모든 저지연 10GbE MAC FPGA IP 코어 변형 장치에는 전이중 모드의 MAC만 포함됩니다. 코어 변형 장치는 다음과 같은 기능을 제공합니다.
MAC 기능:
- 8개 작동 모드의 전이중 MAC: 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/5G/10G(USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G 및 10M/100M/1G/2.5G/10G.
- 선택된 작동 모드를 위한 3개의 변형 장치: MAC TX 블록, MAC RX 블록 그리고 MAC TX 및 RX 블록. TX 및 RX 데이터 경로의 10GBASE-R 레지스터 모드를 통해 지연 시간을 줄일 수 있습니다.
- 프로그래밍 가능 비규칙(투명) 모드.
- IEEE 802.3(66절)에 명시되어 있는 단방향 기능. 2~8개의 우선 순위 대기열을 지원하는 프로그래밍 가능 일시 정지 Quanta를 갖춘 PFC(Priority-based flow control).
- 클라이언트 측: 32비트 Avalon® 스트리밍 인터페이스(Avalon-ST).
- 관리: 32비트 Avalon-MM 인터페이스.
- PHY 측면: 10GbE의 경우 32비트 XGMII, 2.5GbE의 경우 16비트 GMII, 1GbE의 경우 8비트 GMII 또는 10M/100M의 경우 4비트 MII.
프레임 구조 제어 기능:
- 가상 로컬 영역 네트워크(VLAN) 및 적층형 VLAN 태그 프레임 디코딩(유형 'H8100).
- TX 데이터 경로에서 순환 중복 코드(CRC) -32 계산 및 삽입. RX 데이터 경로에서 선택적 CRC 확인 및 전송.
- LAN 애플리케이션의 평균 IPG(패킷 간 간격)로 성능을 최적화하는 결손 유휴 카운터(DIC). 프로그래밍 가능 IP 지원.
- 일시 정지 프레임을 사용하여 이더넷 흐름 제어.
- 최대 64KB에 이르는 전송(TX) 및 수신(RX) 데이터 프레임의 프로그래밍 가능한 최대 길이.
- 클라이언트 프레임에서 사용자 정의 프리앰블을 허용하는 TX 및 RX 데이터 경로의 프리앰블 패스스루 모드.
- TX 데이터 경로에서 선택적 패딩 삽입 및 RX 데이터 경로에서 종단 처리.
프레임 모니터링 및 통계:
- RX 데이터 경로에서 선택적 CRC 확인 및 전송.
- TX 및 RX 데이터 경로에서 선택적 통계 모음.
다음을 구성하기 위해 IEEE 1588v2에 명시된 선택적 타임스탬핑:
- 10GBASE-R PHY IP 코어 탑재 10GbE MAC.
- 1G/10GbE PHY IP 코어 탑재 1G/10GbE MAC.
- 1G/2.5G 다중 속도 이더넷 PHY IP 코어 탑재 1G/2.5GbE MAC.
- 1G/2.5G/10G(MGABASE-T) 다중 속도 이더넷 PHY IP 코어 탑재 1G/2.5G/10GbE MAC.
- 10M-10GbE PHY IP 코어 탑재 10M/100M/1G/10GbE MAC.
- 1G/2.5G/5G/10G 다중 속도 이더넷 PHY FPGA IP 코어 탑재 10M/100M/1G/2.5G/5G/10G(USXGMII) MAC.
관련 링크
문서
- 저지연 이더넷 10G MAC FPGA IP 사용 설명서
- 레거시 10Gbps 이더넷 MAC MegaCore 기능 사용 설명서
- 저지연 이더넷 10G MAC Agilex™ 5 FPGA IP 사용 설명서
- 저지연 이더넷 10G MAC Agilex™ 5 FPGA IP 설계 예시 사용 설명서
- 저지연 이더넷 10G MAC Stratix® 10 FPGA IP 설계 예시 사용 설명서
- 저지연 이더넷 10G MAC Arria® 10 FPGA IP 설계 예시 사용 설명서
- 저지연 이더넷 10G MAC Cyclone® 10 FPGA IP 설계 예시 사용 설명서
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