저지연 이더넷 10G MAC 인텔® FPGA IP
짧은 대기 시간 이더넷 10G MAC 인텔® FPGA IP 코어(소프트 IP)는 낮은 왕복 지연 및 효율적인 리소스 사용 공간을 제공합니다. 지적 재산(IP) 코어는 나열된 다양한 기능에 대한 프로그래밍 가능성을 제공합니다. 이 IP는 새로운 다중 속도 PHY 인텔® FPGA IP 코어와 함께 사용하여 10M/100M/1G~10G의 데이터 속도를 지원할 수 있습니다.
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저지연 이더넷 10G MAC 인텔® Stratix® 10 FPGA 디자인 예제 사용 설명서 읽기 ›
저지연 이더넷 10G MAC 인텔® FPGA IP
기존 10G 이더넷 MAC 인텔® FPGA IP 코어는 Stratix® V FPGA 및 이전 FPGA 제품군을 대상으로 하는 애플리케이션의 전체 기능 세트와 함께 계속 제공됩니다.
다양한 옵션 기능을 갖춘 10G MAC 및 PHY 기능은 E-Tiles이 있는 인텔® Stratix® 10 장치에서 하드 IP로도 사용할 수 있습니다. 보다 자세한 내용은 이더넷 IP 코어용 인텔® Stratix® 10 FPGA E-Tile 하드 IP에서 확인할 수 있습니다.
기능
이 인텔® FPGA IP 코어는 IEEE 웹사이트(www.ieee.org)에 제공되어 있는 IEEE 802.3–2008 이더넷 표준에 맞게 설계되었습니다. 모든 저지연 10GbE MAC 인텔® FPGA IP 코어 변형 장치에는 전이중 모드의 전용 MAC가 포함되어 있습니다. 코어 변형 장치는 다음과 같은 기능을 제공합니다.
MAC 기능:
- 8개 작동 모드의 전이중 MAC: 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/5G/10G(USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G 및 10M/100M/1G/2.5G/10G.
- 선택된 작동 모드를 위한 3개의 변형 장치: MAC TX 블록, MAC RX 블록 그리고 MAC TX 및 RX 블록. TX 및 RX 데이터 경로의 10GBASE-R 레지스터 모드를 통해 지연 시간을 줄일 수 있습니다.
- 프로그래밍 가능 비규칙(투명) 모드.
- IEEE 802.3(66절)에 명시되어 있는 단방향 기능. 2~8개의 우선 순위 대기열을 지원하는 프로그래밍 가능 일시 정지 Quanta를 갖춘 PFC(Priority-based flow control).
- 클라이언트 측면: 32비트 Avalon® 스트리밍 인터페이스(Avalon-ST).
- 관리: 32비트 Avalon-MM 인터페이스.
- PHY 측면: 10GbE의 경우 32비트 XGMII, 2.5GbE의 경우 16비트 GMII, 1GbE의 경우 8비트 GMII 또는 10M/100M의 경우 4비트 MII.
프레임 구조 제어 기능:
- 가상 로컬 영역 네트워크(VLAN) 및 적층형 VLAN 태그 프레임 디코딩(유형 'H8100).
- TX 데이터 경로에서 순환 중복 코드(CRC) -32 계산 및 삽입. RX 데이터 경로에서 선택적 CRC 확인 및 전송.
- LAN 애플리케이션의 평균 IPG(패킷 간 간격)로 성능을 최적화하는 결손 유휴 카운터(DIC). 프로그래밍 가능 IP 지원.
- 일시 정지 프레임을 사용하여 이더넷 흐름 제어.
- 최대 64KB에 이르는 전송(TX) 및 수신(RX) 데이터 프레임의 프로그래밍 가능한 최대 길이.
- 클라이언트 프레임에서 사용자 정의 프리앰블을 허용하는 TX 및 RX 데이터 경로의 프리앰블 패스스루 모드.
- TX 데이터 경로에서 선택적 패딩 삽입 및 RX 데이터 경로에서 종단 처리.
프레임 모니터링 및 통계:
- RX 데이터 경로에서 선택적 CRC 확인 및 전송.
- TX 및 RX 데이터 경로에서 선택적 통계 모음.
다음을 구성하기 위해 IEEE 1588v2에 명시된 선택적 타임스탬핑:
- 10GBASE-R PHY IP 코어 탑재 10GbE MAC.
- 1G/10GbE PHY IP 코어 탑재 1G/10GbE MAC.
- 1G/2.5G 다중 속도 이더넷 PHY IP 코어 탑재 1G/2.5GbE MAC.
- 1G/2.5G/10G(MGABASE-T) 다중 속도 이더넷 PHY IP 코어 탑재 1G/2.5G/10GbE MAC.
- 10M-10GbE PHY IP 코어 탑재 10M/100M/1G/10GbE MAC.
- 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP 코어 탑재 10M/100M/1G/2.5G/5G/10G(USXGMII) MAC.
IP 품질 기준
기초 |
|
저지연 |
---|---|---|
연도 IP가 처음 공개됨 |
2012년 |
2013 |
최신 버전의 인텔 Quartus Prime 설계 소프트웨어 지원 |
16.1 |
18.1 |
상태 |
프로덕션 |
프로덕션 |
결과물 |
|
저지연 |
고객 결과물은 다음을 포함합니다. 디자인 파일(암호화된 소스 코드 또는 사전 합성 Netlist) ModelSim*- 인텔 FPGA 에디션용 시뮬레이션 모델 타이밍 및/또는 레이아웃 제약 개정 관리를 통한 문서화 Readme.txt 파일 |
Y |
Y |
IP와 함께 제공되는 모든 추가 고객 결과물 |
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|
최종 사용자가 IP를 구성할 수 있도록 허용하는 매개변수화 GUI |
Y |
Y |
인텔 FPGA IP 평가 모드 지원을 위해 IP 코어 활성화 |
Y |
Y |
소스 언어 |
Verilog |
Verilog |
Testbench 언어 |
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소프트웨어 드라이버 제공 |
N |
N |
드라이버 OS 지원 |
|
|
구현 |
저지연 |
|
사용자 인터페이스 |
Avalon-ST(데이터 경로) Avalon-MM(관리) |
Avalon-ST(데이터 경로) Avalon-MM(관리) |
IP-XACT 메타데이터 |
N |
N |
확인 |
저지연 |
|
시뮬레이터 지원 |
Mentor 그래픽* Synopsys* Cadence* |
Mentor 그래픽* Synopsys* Cadence* |
하드웨어 검증 |
Stratix V |
인텔® Arria® 10 인텔 Stratix 10 |
산업용 표준 준수 테스트 수행 |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
수행한 경우, 어떤 테스트를 수행했나요? |
4, 31, 46 및 49절 |
4, 31, 46 및 49절 |
수행한 경우, 인텔 FPGA는 무엇인가요? |
Stratix V |
Stratix V |
수행한 경우, 수행 날짜 |
2011년 |
2015년 |
수행하지 않은 경우, 예정되어 있나요? |
|
|
상호 운용성 |
|
저지연 |
상호 운용성 테스트를 거친 IP |
Y |
N |
수행한 경우, 인텔 FPGA는 무엇인가요? |
Stratix V |
|
상호 운용성 보고서 사용 가능 |
Y |
|
관련 링크
문서
개발 보드
추가 리소스
IP 찾기
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기술 지원
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인텔® FPGA IP로 설계
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