인텔® Stratix® 10 FPGA 개발자 센터

FPGA 개발자 센터는 업계 표준 단계로 구성되어 있어 인텔® FPGA 설계를 완료할 수 있는 다양한 리소스를 제공합니다. 각 설계 단계는 다양한 10세대 장치 시리즈 사이를 선택하고 이동할 수 있는 링크가 있는 확장 가능한 하위 섹션에 자세히 설명되어 있습니다.

® 인텔 Agilex FPGA 개발자 센터 인텔® Stratix® 10 개발자 센터 인텔® Arria® 10 개발자 센터 ® 인텔 Cyclone 10 개발자 센터 인텔® 맥스® 10 개발자 센터

1. 장치 정보

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

인텔® Stratix® 10GX/SX 장치 개요

인텔® Stratix 10 장치 데이터시트

인텔 Stratix 10GX, MX 및 SX 장치 제품군 핀 연결 지침

인텔 Stratix 10 클럭킹 및 PLL 사용자 가이드

인텔 Stratix 10 구성 사용자 가이드

인텔 Stratix 10 범용 I/O 사용자 가이드

인텔 Stratix 10개의 고속 LVDS I/O 사용자 가이드

인텔 Stratix 10 JTAG 경계 스캔 테스트 사용자 가이드

인텔 Stratix 10개의 로직 어레이 블록 및 적응형 로직 모듈 사용자 가이드

인텔 Stratix 10 전원 관리 사용자 가이드

인텔 Stratix 10 SEU 완화 사용자 가이드

인텔 Stratix 10 아날로그 - 디지털 컨버터 사용자 가이드

인텔 Stratix 10 장치 설계 지침

인텔 Stratix 10 임베디드 메모리 사용자 가이드

인텔 Stratix 10 L-및 H-Tile 트랜시버 PHY 사용자 가이드

인텔 Stratix 10 L-및 H-Tile 트랜시버 PHY 사용자 가이드

인텔 Stratix 10MX(DRAM 시스템 인패키지) 장치 개요

사서함 클라이언트 인텔 Stratix 10 FPGA IP 코어 사용자 가이드

AN 692: 인텔® Cyclone® 10GX, 인텔® Arria® 10, 인텔® Stratix® 10 및 인텔® Agilex™ 장치에 대한 전력 시퀀싱 고려 사항

AN 766: 인텔® Stratix® 10개 장치, 고속 신호 인터페이스 레이아웃 설계 지침

AN 778: 인텔® Stratix® 10 L-Tile/H-Tile 트랜시버 사용량
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교육 및 비디오

인텔® Stratix® 10 장치 구성

인텔® Stratix 10 트랜시버 기본 사항
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개발 키트

인텔® Stratix® 10GX FPGA 개발 키트

인텔® Stratix 10GX 신호 무결성 개발 키트

인텔® Stratix 10 SX SoC 개발 키트
인텔® Stratix® 10TX 신호 무결성 개발 키트
인텔® Stratix® 10 MX FPGA 개발 키트
인텔® Stratix® 10 DX FPGA 개발 키트
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인텔 FPGA 위키

인텔® Arria® 10 및 인텔® Stratix® 10 EMIF 하드웨어 디버그 가이드
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2. 인터페이스 프로토콜

설명서

사용자 가이드
외부 메모리 인터페이스

인텔® Stratix® 10개의 외부 메모리 인터페이스 IP 사용자 가이드

인텔 Stratix 10개의 외부 메모리 인터페이스 IP 설계 예 사용자 가이드

인텔 Stratix 10 MX HBM2 IP 사용자 가이드

병렬 인터페이스용 인텔 FPGA PHYLite IP 코어 사용자 가이드
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사용자 가이드 / 응용 프로그램 노트
이더넷 사용자 가이드

인텔® FPGA 트리플 스피드 이더넷 IP 코어 사용자 가이드

인텔 FPGA 지연 시간 이더넷 10G MAC 사용자 가이드

® 인텔 Stratix 10 1G/2-5G/5G/10G 멀티 레이트 이더넷 PHY IP 코어 사용자 가이드

인텔 Stratix 10 10GBASE-KR PHY IP 코어 사용자 가이드

인텔® Stratix 10 저속 지연 시간 40Gbps 이더넷 IP 코어 사용자 가이드

인텔 Stratix 10 저속 지연 시간 100Gbps 이더넷 IP 코어 사용자 가이드

인텔 Stratix 10 E-Tile 트랜시버 PHY 사용자 가이드

인텔 Stratix 이더넷 IP 코어 사용자 가이드용 H-Tile Hard IP 10

AN 735: Altera® 지연 시간 이더넷 10G MAC IP 코어 마이그레이션 지침

AN 808: 10G 이더넷 하위 시스템용 인텔® Arria® 10에서 인텔® Stratix 10으로의 마이그레이션 지침

AN 830: 인텔 FPGA 트리플 스피드 이더넷 및 온보드 PHY 칩 참조 설계
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사용자 가이드
PCI Express*

PCIe* 솔루션 사용자 가이드용 인텔® Stratix® 10개의 Avalon®-MM 인터페이스

PCIe 솔루션 사용자 가이드용 10개의 Avalon-ST 및 단일 루트 I/O 가상화(SRIOV) 인터페이스 인텔 Stratix

프로토콜(CvP) 구현 사용자 가이드를 통한 인텔 Stratix 10 구성
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응용 프로그램 노트
기타 직렬 IP

AN 782: Interlaken IP 코어 기능 및 Stratix® 10, Arria® 10, Stratix V 장치 간의 인터페이스 차이

AN 804: JESD204B RX IP 코어를 탑재한 ADC- 인텔® Stratix 10개의 멀티 링크 설계 구현

AN 809: SerialLite III IP 코어 기능 및 Stratix 10, Arria 10, Stratix V 간의 인터페이스 차이
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사용자 가이드
트랜시버 PHY

인텔® Stratix® 10 L-및 H-Tile 트랜시버 PHY 사용자 가이드
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사용자 가이드
디지털 신호 처리(DSP)

LDPC IP 코어 사용자 가이드

인텔 FPGA_CORDIC IP 코어 사용자 가이드

BCH IP 코어 사용자 가이드

FFT IP 코어 사용자 가이드

FIR II IP 코어 사용자 가이드

Viterbi IP 코어 사용자 가이드

터보 IP 코어 사용자 가이드

고정 포인트 IP 코어(ALTERA_FIXEDPOINT_FUNCTIONS) 사용자 가이드

고속 리드 솔로몬 IP 코어 사용자 가이드

NCO IP 코어 사용자 가이드

난수 생성기 IP 코어 사용자 가이드
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사용자 가이드
포함

인텔® FPGA SDI II IP 코어 사용자 가이드
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사용자 가이드
오디오 및 비디오

임베디드 주변 장치 IP 사용자 가이드
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디자인 예제 사용자 가이드
이더넷

인텔® Stratix® 10 낮은 지연 시간 100G 이더넷 설계 예 사용자 가이드

인텔 Stratix 10 장치에 대한 낮은 지연 시간 이더넷 10G MAC 설계 예 사용자 가이드 인텔 FPGA

인텔® Stratix 10 저속 지연 시간 40G 이더넷 설계 예 사용자 가이드

인텔 Stratix 이더넷 디자인 예제 사용자 가이드용 H-Tile Hard IP 10
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디자인 예제 사용자 가이드
PCI Express*

PCIe* 디자인 예제 사용자 가이드용 인텔® Stratix® 10개 Avalon®-MM 하드 IP

PCIe 디자인 예제 사용자 가이드용 인텔 Stratix 10개 Avalon-ST 하드 IP
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디자인 예제 사용자 가이드
기타 직렬 IP

Interlaken IP 코어(2세대) 설계 예시 사용자 가이드

인텔 Stratix 10 장치용 JESD204B 설계 예시 사용자 가이드 인텔® FPGA®

JESD204B IP 코어 설계 예 사용자 가이드

인텔 Stratix 10 장치용 SerialLite III 스트리밍 IP 코어 디자인 예시 사용자 가이드
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교육 및 비디오
외부 메모리 인터페이스

새로운 외부 메모리 인터페이스(EMIF) 사양 추정자 안내서

인텔® Stratix® 10 외부 메모리 인터페이스 설계 지침

인텔® Stratix 10 외부 메모리 인터페이스 지침

DDR4 탁구 PHY

인텔® Stratix 10 및 인텔® Arria® 10에서 외부 메모리 인터페이스 설계에서 Package Deskew를 구현하는 방법

인텔 Stratix 10 외부 메모리 인터페이스 EMIF 교정 디버그 가이드

Altera® 외부 메모리 인터페이스 보드 레이아웃 지침 자동 검사

인텔® Arria 10 / 인텔® Stratix 10 PHYLite 입력 및 출력 경로 지연 시간을 추정하는 방법

인텔 Arria 10/ 인텔® Stratix 10 Altera PHYLITE 입력 및 출력 지연 제약 조건을 구성하는 방법

인텔 Arria 10 및® 인텔® Stratix 10 장치의 메모리 인터페이스 IP 소개

인텔 Stratix 10MX 장치의 하이 대역폭 메모리(HBM2) 인터페이스: 소개, 아키텍처

인텔 Stratix 10MX 장치의 하이 대역폭 메모리(HBM2) 인터페이스: HBMC 기능

인텔 Stratix 10MX 장치의 하이 대역폭 메모리(HBM2) 인터페이스: 구현
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빠른 시작 비디오
기타 직렬 IP
인텔 FPGA JESD204B IP 빠른 시작 비디오
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인텔 FPGA 위키
외부 메모리 인터페이스

EMIF 장치 선택기

인텔® Stratix® 10 HBM2

인텔® Arria® 10 및 인텔® Stratix 10 EMIF 하드웨어 디버그 가이드

인텔® Stratix 10 EMIF 디버그 GUI

보드 기울이기 매개변수 도구 가이드

자동화된 EMIF 레이아웃 검사
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참조 설계
PCI Express*

참조 설계: Gen3x8 AVMM DMA - Stratix® 10
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3. 설계 계획

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

시작 사용자 가이드: 인텔® Quartus® Prime Pro Edition

플랫폼 디자이너 사용자 가이드: 인텔 Quartus Prime Pro Edition

DSP Builder for 인텔® FPGAs

® 인텔 Stratix 10 장치 설계 지침

AN 821: 인텔 Stratix 10 FPGAs 인터페이스 계획
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설계 예

BluePrint 참조 설계 부품 1

BluePrint 참조 설계 부품 2
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교육 및 비디오

인터페이스 플래너를 통해 빠르고 간편한 I/O 시스템 설계

외부 메모리 인터페이스 설계용 BluePrint 플랫폼 디자이너 소개 2부 1

외부 메모리 인터페이스 설계용 BluePrint 플랫폼 디자이너 소개 2부 2

AERP - 인텔 FPGA EMIF(외부 메모리 인터페이스) 리소스 및 핀 계획 도구
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인텔 FPGA 위키

인텔 FPGA EMIF 리소스 및 핀 계획 도구

인텔® Stratix® 10 EMIF 장치 선택기
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4. 디자인 항목

설명서

인텔® Quartus® Prime Pro Edition 소프트웨어는 최대의 유연성으로 디자인을 입력할 수 있는 성숙한 신디사이저를 제공합니다. 이러한 언어를 접하는 경우 온라인 예제 또는 기본 제공 템플릿을 사용하여 시작할 수 있습니다.

Verilog

Vhdl

인텔 Quartus Prime Pro Edition 소프트웨어는 자주 사용되는 구조의 Verilog 및 VHDL 템플릿을 제공합니다. 이러한 템플릿 사용에 대한 자세한 내용은 인텔 Quartus Prime Pro 핸드북의 "제공된 HDL 템플릿 사용" 섹션 을 참조하십시오.

인텔® Quartus® Prime 디자인 소프트웨어에는 C++ 기능을 인텔® FPGA 제품에 최적화된 RTL 구현으로 합성하는 인텔® High Level Synthesis Compiler 함께 제공됩니다.

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 백서

디자인 권장 사용자 가이드: 인텔 Quartus Prime Pro Edition

인텔 High Level Synthesis Compiler 시작 가이드

인텔 High Level Synthesis Compiler 사용자 가이드

스크립팅 사용자 가이드: 인텔 Quartus Prime Pro Edition

고급 합성 쿡북

인텔 High Level Synthesis Compiler 모범 사례 가이드

인텔 High Level Synthesis Compiler 참조 설명서

인텔 High Level Synthesis Compiler 릴리스 노트

시스템 설계를 FPGA 칩 아키텍처에서 네트워크의 이점 적용
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설계 예

플랫폼 디자이너 디자인 예

인텔® Arria® 10 FPGA 플랫폼 디자이너 Pro 자습서 디자인 예(.zip)

인텔 Arria 10 FPGA 플랫폼 디자이너 자습서 디자인 예(.zip)

플랫폼 디자이너 자습서 디자인 예(.zip)

VHDL 예

Verilog 예

Quartus® 설계 예
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교육 및 비디오

Quartus® Prime 소프트웨어 사용: 소개

Verilog HDL 소개

Verilog HDL 기본 사항

고급 Verilog HDL 설계 기술

Quartus II 소프트웨어가 포함된 SystemVerilog

VHDL 기본 사항

플랫폼 디자이너 소개

인텔® Quartus Prime Pro Edition 소프트웨어의 플랫폼 디자이너

플랫폼 디자이너를 통해 시스템 설계 만들기: 시작

Quartus Prime 소프트웨어에서 Spectra-Q 합성 사용
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소프트웨어 다운로드

인텔® Quartus® Prime 소프트웨어의 모든 버전에 대한 다운로드 센터
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5. 시뮬레이션 및 검증

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

인텔® Quartus® Prime Pro Edition 사용자 가이드: 타사 시뮬레이션

ModelSim*-인텔® FPGA 에디션용 시뮬레이션 빠른 시작

Avalon® 확인 IP 제품군 사용자 가이드

인텔 FPGA 소프트웨어 설치 및 라이선스

비주얼 IP 소프트웨어로 a8251 모델 시뮬레이션

비주얼 IP 소프트웨어로 a8259 모델 시뮬레이션

비주얼 IP 소프트웨어로 리드 솔로몬 모델 시뮬레이션

비주얼 IP 소프트웨어로 터보 인코더/디코더 모델 시뮬레이션

AN 811: 인텔 Stratix 10 장치에서 PCI Express* Gen3x16 시뮬레이션용® Avery BFM 사용

AN 351: Nios® II 프로세서 설계 시뮬레이션

AN 585: 트리플 스피드 이더넷 테스트벤치를 사용한 시뮬레이션 디버깅

IBIS 모델을 통해 인텔 FPGA 장치 시뮬레이션
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설계 예
Avalon® 검증 IP 제품군 설계 예
트리플 레이트 SDI II 쿼드 인스턴스 시뮬레이션/컴파일 설계 예
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교육 및 비디오

Qsys를 사용한 고급 시스템 설계: 시스템 콘솔을 사용한 시스템 검증

Qsys를 사용한 고급 시스템 설계: 구성 요소 및 시스템 시뮬레이션

Avalon® 검증 제품군

Arria® 10 장치에서 메모리 인터페이스 IP 확인

Altera-ModelSim 시뮬레이션 도구로 테스트벤치 생성

SoC HPS DDR3 코어 시뮬레이션

Quartus, Qsys 및 타사 시뮬레이터에서 RTL 시뮬레이션을 설정하는 방법

탁구 PHY DDR3 시뮬레이션
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인텔 FPGA 위키

낮은 수준의 Qsys 시스템으로 설계 시뮬레이션

DDR4 시뮬레이션 지침

더 간단한 체인링 DMA 테스트벤치 예
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소프트웨어 다운로드

® 인텔 Quartus 소프트웨어
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6. 구현 및 최적화

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

컴파일러 사용자 가이드: 인텔 Quartus Prime Pro Edition

설계 최적화 사용자 가이드: 인텔 Quartus Prime Pro Edition

타사 합성 사용자 가이드: 인텔 Quartus Prime Pro Edition

설계 제약 사용자 가이드: 인텔 Quartus Prime Pro Edition

블록 기반 디자인 사용자 가이드: 인텔 Quartus Prime Pro Edition

부분 재구성 사용자 가이드: 인텔 Quartus Prime Pro Edition

DSP Builder for 인텔® FPGAs

® 인텔 Stratix 10대 고성능 디자인 핸드북

인텔 Stratix 10 장치 데이터시트

인텔 Stratix 10 장치 설계 지침

AN 716: Stratix 10개 디자인을 위한 하이퍼 최적화

AN 715: Stratix 10개 설계용 하이퍼 파이프라닝
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교육 및 비디오

하이퍼 리티밍 소개

하이퍼 리티밍에 대한 장벽 제거

증분 컴파일 소개

인텔® Quartus® Prime Pro 소프트웨어의 증분 블록 기반 컴파일: 소개

Quartus Prime Pro 소프트웨어의 증분 블록 기반 컴파일: 설계 파티션

인텔 Stratix 10 FPGA 하이퍼플렉스™ 아키텍처로 고급 최적화

하이퍼 최적화 기술 1: 루프 분석 및 솔루션

하이퍼 최적화 기술 2: 사전 계산

하이퍼 최적화 기술 3: Shannon 분해

하이퍼 최적화 소개

인텔 Quartus 주요 소프트웨어 하이퍼 인식 설계 흐름

하이퍼 파이프라닝 소개

인텔 Stratix 10 FPGA 하이퍼플렉스 아키텍처로 성능 최적화

인텔® Stratix 10 Hyperflex 설계: 중요 체인 분석

인텔 Hyperflex FPGA 최적화 워크샵

인텔 Hyperflex 아키텍처에 빠른 전달 컴파일 사용
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7. 타이밍 분석

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

타이밍 분석 개요

타이밍 분석기 사용자 가이드(인텔® Quartus® Prime Pro Edition)

Quartus II 스크립팅 참조 설명서

SDC 및 TimeQuest API 참조 매뉴얼

인텔 Quartus 프라임 타이밍 분석기 요리책

AN 366: Altera® 장치에 대한 I/O 출력 타이밍 이해

AN 471: TimeQuest를 탑재한 고성능 FPGA PLL 분석

AN 433: 소스 동기 인터페이스 제한 및 분석

AN 775: I/O 타이밍 정보 생성 지침
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설계 예

타이밍 분석기 설계 예
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교육 및 비디오

TimeQuest 타이밍 분석기 시작
인텔® Quartus® Prime Pro 소프트웨어 타이밍 분석 – 1부: 타이밍 분석기
인텔® Quartus® Prime Pro 소프트웨어 타이밍 분석 – 2부: SDC 컬렉션
인텔® Quartus® Prime Pro 소프트웨어 타이밍 분석 – 3부: 클럭 제약 조건
인텔® Quartus® Prime Pro 소프트웨어 타이밍 분석 – 4부: I/O 인터페이스
인텔® Quartus® Prime Pro 소프트웨어 타이밍 분석 – 파트 5: 타이밍 예외
타이밍 분석: 강의
타이밍 분석: 실습 연구소
인텔® FPGA 타이밍 클로저: 강의
인텔® FPGA 타이밍 클로저: 실습실
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인텔 FPGA 위키

인텔 FPGA FPGAs 사이의 소스 동기화 인터페이스

TimeQuest를 사용하는 소스 동기화 분석

TimeQuest에서 에지 정렬 소스 동기화 입력 인터페이스 제한

타임퀘스트의 중앙 정렬 소스 동기화 입력 인터페이스 제한

타임퀘스트 사용자 가이드

DDR 타이밍(TimeQuest)
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8. 온칩 디버그

설명서

사용자 가이드 / 장치 개요 / 장치 데이터시트 / 응용 프로그램 노트

프로그래머 사용자 가이드: 인텔 Quartus Prime Pro Edition

시스템 콘솔을 사용한 설계 분석 및 디버깅

시스템 내 소스 및 프로브를 사용하여 디버깅 설계

디버그 도구 사용자 가이드: 인텔 Quartus Prime Pro Edition

인텔 FPGA 가상 JTAG(인텔 FPGA_virtual_jtag) IP 코어 사용자 가이드

시스템 콘솔을 사용한 설계 분석 및 디버깅

FPGA 적응형 소프트웨어 디버그 및 성능 분석

고성능 SoC 시스템 디버그를 위한 시스템 트레이스 매크로셀 팩 주요 이점

ByteBlaster II 다운로드 케이블 사용자 가이드

인텔 FPGA USB 다운로드 케이블 사용자 가이드

인텔 FPGA Download Cable II 사용자 가이드

이더넷블래스터 통신 케이블 사용자 가이드

BSDL 지원

AN 827: 프로그래밍 파일 생성을 위한 통합 도구

AN 323: SOPC 빌더 시스템에서 SignalTap II 임베디드 로직 분석기 사용, 설계 파일

AN 446: SignalTap II 로직 분석기를 통해 Nios® II 시스템 디버깅

AN 693: 인텔 FPGA SoC용 TCP/IP를 통해 원격 하드웨어 디버깅

AN 541: SerialLite II 하드웨어 디버깅 가이드

AN 543: Lauterbach Debugger를 사용하여 Nios II 소프트웨어 디버깅

AN 585: 트리플 스피드 이더넷 테스트벤치를 사용한 시뮬레이션 디버깅

AN 624: TCP/IP를 통해 시스템 콘솔로 디버깅
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설계 예

EMIF 디버그 툴킷 포함 10 DDR3 x40 인텔® Arria®

TCP/IP(SCTCP) 설계 예제를 통해 시스템 콘솔로 디버깅

SignalTap II를 사용하여 HPS SPI를 디버그하는 방법

디버그 기능이 포함된 10개 DDR3 설계 인텔® MAX®

디버그 기능을 탑재한 10 LPDDR2 설계 인텔® MAX®

PIPE 인터페이스용 PCIe* 인 시뮬레이션 상태 디버그

원격 시스템 디버그

시스템 콘솔 디버깅
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교육 및 비디오

가상 JTAG 메가 기능을 사용하여 FPGA 디버깅 및 통신

JTAG 체인 무결성 디버깅

Arria® 10 장치에서 메모리 인터페이스 IP의 온칩 디버깅

SoC 하드웨어 개요: 시스템 관리, 디버그 및 범용 주변 장치

Quartus® 소프트웨어 디버그 도구

JTAG 체인 디버거 도구

시스템 소스 및 프로브 디버그 흐름의 Quartus

U-Boot 콘솔 및 FDT 디버그

Quartus 부동 라이선스 설정 및 디버깅

Quartus II Netlist Viewers: 설계 분석 및 디버깅에 도움이 되는 도구

인텔® Arria 10 온도 센서 디버그

소프트 Nios® 프로세서를 사용하여 Arria 10개의 외부 메모리 인터페이스를 디버그합니다.

트리플 스피드 이더넷 링크 동기화 문제 Altera® 디버그하는 방법

Altera Quartus II 소프트웨어에서 SignalProbe를 사용하는 빠른 신호 도청

USB 블래스터와 JTAG를 이해하고 활용하여 인텔 FPGAs 구성

ARM* DS-5* 디버거로 SoC 프리로더 실행

시스템 내 소스 및 프로브를 사용한 트랜시버 루프백 Altera

Qsys 및 Nios 기반 베어 메탈 시스템용 디버깅 기술
모두 보기 간단히 표시

인텔 FPGA 위키

디버그 앱

SignalTap II를 사용하여 HPS SPI를 디버그하는 방법

개발 보드 및 키트

DisplayPort MegaCore 디버그 체크리스트

시스템 콘솔

낮은 지연 시간 이더넷 10G MAC 디버그 체크리스트

SDI II MegaCore 디버그 체크리스트

10Gbps 이더넷 MAC 디버그 체크리스트

인텔® Arria® 10 EMIF 디버그 GUI

인텔® Arria 10 디버깅 다중 EMIF
모두 보기 간단히 표시

소프트웨어 다운로드

인텔 FPGA 프로그래밍 소프트웨어

인텔 FPGA Jam™ STAPL 소프트웨어

케이블 및 어댑터 드라이버 정보

MAX+PLUS® II 소프트웨어

인텔 FPGA 레거시 소프트웨어

® 인텔 Quartus 프라임 소프트웨어 독립형 프로그래머

인텔 FPGA 독립형 프로그래머 소프트웨어

인텔 Quartus 프라임 소프트웨어
모두 보기 간단히 표시

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