문서 ID: 000076079 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-11-14

Quartus® II 소프트웨어 버전 14.0을 사용할 때 외부 PLL이 있는 ALTLVDS_TX 인텔® FPGA IP Arria®V, Cyclone®V 및 Stratix® V 장치에서 올바르게 작동하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Arria®V, Cyclone®V, Stratix®V 장치를 사용할 때 Quartus® II 소프트웨어 버전 14.0에서 외부 PLL 모드에서 ALTLVDS 인텔® FPGA IP와 함께 PLL 재구성 컨트롤러 인텔® FPGA IP를 사용할 때 알려진 문제가 있습니다.

    설계를 컴파일하고 피팅한 후 타이밍 분석기에 보고된 C1 카운터의 듀티 사이클이 사용자 정의 데이터 속도에 대한 관련 솔루션에 설명된 계산과 일치하지 않을 수 있습니다.

    해결 방법

    이 문제를 해결하려면 ALTLVDS 인텔 FPGA IP 구동하는 외부 PLL IP에서 PLL 재구성 컨트롤러의 연결을 끊어야 합니다.

    이 문제는 향후 버전의 인텔® Quartus® 소프트웨어에서 수정될 예정입니다.

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