문서 ID: 000077792 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-01-15

사이클 모드당 여러 패킷에서 PCI Express용 Arria V GZ 및 Stratix V 하드 IP를 사용할 때 신호가 rx_st_bardec2되고 rx_st_bar2 생성되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 IP 생성의 문제로 인해 이러한 신호는 사이클당 다중 패킷을 확인할 때 자동으로 내보내지지 않습니다.
    해결 방법

    아래와 같이 사이클당 여러 패킷을 사용할 때 altpcie_sv_hip_ast_hwtcl.vrx_st_bardec2 신호를 rx_st_bar2의 최상위 출력으로 내보냅니다.

    출력 [7:0] rx_st_bar2,

    rx_st_bar2 할당 = rx_st_bardec2[7:0];

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V FPGA
    Stratix® V GX FPGA

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