경고(14320): 합성된 노드 "<node name="">:ALTLVDS_RX_component||fast_clock"</node>

Quartus® II 소프트웨어 버전 10.0 SP1에서 ALTLVDS_RX 메가 기능을 사용하여 VHDL 변형 파일을 컴파일하고 LE 모드에서 SERDES를 구현할 때 이 경고가 표시될 수 있습니다. ALTLVDS_RX MegaWizard™ Plug-In Manager rx_outclock 의 선택에 따라 포트가 STD_LOGIC_VECTOR (0 DOWNTO 0) 단순히 STD_LOGIC.

' rx_outclock'에 사용되는 클럭 리소스는 무엇입니까? 설정을 전환하면 이 문제가 발생할 수 있습니다.

이 문제를 해결하려면 ALTLVDS_RX 변형 파일을 편집하십시오. 편집해야 하는 네 개의 위치가 있습니다.

• 섹션에서 ENTITY PORT text를 text OUT STD_LOGIC_VECTOR (0 DOWNTO 0) OUT STD_LOGIC로 바꿉니다.
• 섹션에서 COMPONENT PORT text를 text OUT STD_LOGIC_VECTOR (0 DOWNTO 0) OUT STD_LOGIC로 바꿉니다.
• 에서 BEGIN신호를 rx_outclock 매핑하는 sub_wire 찾아 텍스트를 (0 DOWNTO 0)제거합니다.
• 앞COMPONENT의 ARCHITECTURE 섹션에서 이전 단계에서 사용한 sub_wire 찾아 텍스트를 STD_LOGIC_VECTOR (0 DOWNTO 0) 텍스트STD_LOGIC로 바꿉니다.

이 문제는 Quartus II 소프트웨어의 향후 버전에서 수정될 예정입니다.