문서 ID: 000076978 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-09-26

오류(175005): 다음을 사용하여 위치를 찾을 수 없습니다. OCT_CAL_BLOCK_ID 중 (<number of="" pins=""> 영향을 받는 위치)</number>

환경

  • 인텔® Quartus® II 구독 에디션
  • UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.1 이상의 문제로 인해 OCT 공유 없이 둘 이상의 UniPHY 기반 메모리 컨트롤러를 인스턴스화하는 경우 설치자는 모든 인터페이스에 대한 mem_reset_n 핀을 하나의 OCT 제어 블록에 할당할 수 있습니다.

    하나의 OCT 제어 블록만 I/O 뱅크를 구동할 수 있기 때문에 오류가 발생합니다.

    이것이 문제인지 확인하려면 컴파일 보고서에서 Fitter -> Resource Section -> Output 핀으로 이동하여 mem_reset_n 신호가 있는 행으로 스크롤합니다. 오른쪽으로 스크롤하여 핀이 할당된 OCT 제어 블록을 확인합니다.

    해결 방법

    이 문제를 해결하려면 각 mem_reset_n 신호에 대해 다음 할당을 사용하여 .qsf(Quartus II 설정 파일)에 인스턴스 할당을 만듭니다.

    set_instance_assignment -name TERMINATION_CONTROL_BLOCK "<종단 제어 블록>" -<핀 이름 재설정>

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 20 제품

    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA

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