EMIF/PHY Lite/LVDS 인터페이스의 I/O 뱅크 옆에 인텔® Stratix® 10개의 FPGA 파티션을 배치하고, 내보내고, 다른 프로젝트에서 재사용할 수 없는 이유는 무엇입니까?

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0 이하의 문제로 인해 파티션이 한 프로젝트(또는 개발자 프로젝트)에서 EMIF/PHY Lite/LVDS 인터페이스에 인접한 행 클럭 영역에 배치되고 QDB_FILE_PARTITION 할당을 사용하여 다른 프로젝트(또는 소비자 프로젝트)에 재사용되는 경우, 다음과 같은 내부 오류가 표시됩니다.

내부 오류: 하위 시스템: LAB, 파일: /quartus/legality/lab/lab_nd_config_creator_module.cpp, 줄: 1006

• 그림의 녹색 상자는 클럭 섹터를 정의합니다. 1
• 행 클록 영역은 반 클록 섹터 너비와 1개의 LAB 행 높이로, 그림에서 빨간색 점선 상자로 표시됩니다. 1
  • 소비자 프로젝트에서 재사용된 파티션이 이 영역에 배치된 경우 위의 내부 오류가 표시될 수 있습니다.

이 문제를 해결하려면 개발자 프로젝트에서 논리 잠금 영역을 EMIF/PHY Lite/LVDS 인터페이스에 인접한 행 클록 영역에 파티션을 배치하지 않도록 합니다.

• 개발자 프로젝트에서 로직 잠금 영역 제약 조건을 사용하여 EMIF/PHY Lite/LVDS 인터페이스 또는 I/O 뱅크에서 멀리 떨어진 하프 클럭 섹터로 내보낼 파티션의 배치를 제한합니다(강조 표시된 노란색 영역 외부로 제한). 최종 단계에서 파티션을 컴파일하고 내보냅니다.
• 소비자 프로젝트에서 내보낸 파티션은 다시 사용될 때 개발자 프로젝트에 정의된 배치를 유지합니다.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 버전에서 수정될 예정입니다.