문서 ID: 000084365 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

derive_pll_clocks PLL 출력 클럭을 자동으로 제한하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어의 문제로 인해 SDC(Synopsys Design Constraint) 명령 derive_pll_clocks 위상 잠금 루프(PLL) 출력을 제대로 제한하지 못할 수 있습니다. 이 문제는 설계가 Stratix® V, Arria® V 및 Cyclone® V 장치를 포함한 28 nm 장치에서 PLL 클럭 전환 을 사용할 때 발생합니다. 이 문제로 인해 derive_pll_clocks 명령은 각 참조 클럭 입력을 기준으로 PLL 출력에서 생성된 클럭을 자동으로 생성하지 않습니다.

    해결 방법

    이 문제를 해결 하려면 create_generated_clock SDC 명령을 사용하여 PLL 출력을 수동으로 제한하십시오. 자세한 내용은 관련 문서 섹션을 참조하십시오.

    이 문제는 인텔® Quartus® Prime Pro 또는 스탠다드 에디션 소프트웨어 버전 11.0부터 해결됩니다.

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