문서 ID: 000074766 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-05-02

PLL 출력이 TimeQuest 타이밍 분석기에서 잘못된 위상 편이를 보이는 이유는 무엇입니까?

환경

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어의 문제로 인해 TimeQuest 타이밍 분석기가 PLL 출력 클럭에 대해 잘못된 위상 변이를 계산할 수 있습니다. 이 문제는 Arria® V, Cyclone® V 및 Stratix® V 설계에서 PLL 참조 클록에서 0이 아닌 위상 편이와 함께 사용할 derive_pll_clocks 때 발생합니다.

    해결 방법

    이 문제를 해결하려면 다음 작업 중 하나를 수행하십시오.

    • PLL에서 기준 클럭을 위상 시프트하는 대신 출력 클럭에서 위상 시프트 설정을 사용하십시오.
    • 를 사용하는 대신 제약 조건을 사용하여 create_generated_clock PLL 출력을 제한합니다. derive_pll_clocks.

    관련 자료

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA
    Stratix® V GS FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.