40G 이더넷 MAC 및 PHY FPGA IP 코어

40G 이더넷 MAC 및 PHY FPGA IP 코어는 IEEE 802.3ba-2010을 제공합니다. 40Gbps 이더넷은 업계 표준이며 미디어 액세스 제어(MAC) 및 PHY(PCS+PMA) 기능에 부합합니다. 이를 통해 FPGA는 구리 또는 광학 트랜시버 모듈을 통해 다른 장치와 인터페이스할 수 있습니다. IP는 2단계 타임스탬핑과 다양한 Stratix® 또는 Arria® FPGA의 백플레인 기능이 있는 IEEE 1588 v2 표준을 지원합니다.

40G 이더넷 MAC 및 PHY FPGA IP 코어

기능

IEEE 802.3ba-2010 40Gbps 이더넷 표준 준수.
10.3125Gbps에서 각각 운영되는 직렬 트랜시버 레인으로 구성된 XLAUI 물리 매체 부착(PMA) 하드 IP 및 외부 인터페이스.
FPGA 패브릭에 구현된 40GbE 물리 코딩 하위계층 (PCS) 소프트 IP.
구성 가능한 기능 세트를 갖춘 40GbE MAC 소프트 IP.
지원 옵션:
40GbE.
MAC+PHY, PHY 전용 또는 MAC 전용.
트랜스미터 플러스 리시버 (전이중), 트랜스미터 전용 또는 리시버 전용.
전체 40Gbps 와이어 속도 트래픽을 지원하도록 검증된 하드웨어.
PCS 비트 오류율(BER) 모니터.
프로그래밍 가능한 PCS 테스트 패턴 생성기 및 체커.
결손 유휴 개수 (DIC).
자동 이더넷 흐름 제어.
프로그래밍 가능한 MAC 송신기(TX) 순환 중복 검사(CRC) 삽입 및 수신기(RX) CRC 제거.
최대 9,600바이트에 이르는 프로그래밍 가능 최대 수신 프레임 길이.
MAC 주소를 기반으로 하는 프로그래밍 가능한 MAC 주소 및 수신기(RX) 패킷 필터링.
비규칙(투명) 및 비규칙(필터링) MAC 작동 모드.
프로그래밍 가능한 MAC에서 CRC를 사용한 프레임 필터링 수신, 크기가 초과되거나 축소된 프레임 오류.
제어 프레임 필터링 수신(일시정지 제어 및/또는 비 일시정지 제어).
사용자가 제어 가능한 패드 제거 수신.
자동 패드 삽입 전송.
외부 통계 카운터 구현을 위한 통계 상태 출력 신호.
RMON(RFC 2819), 이더넷 타입 MIB(RFC 3635) 및 인터페이스 그룹 MIB (RFC 2863)을 위한 선택적 64비트 통계 카운터 모듈.
프로그래밍 가능한 링크 오류 신호 처리.
선택적 프리앰블 패스스루.
어댑터 옵션 사용 시 패킷(SOP)이 64비트 레인 0의 가장 중요한 바이트(MSB)로 시작되는 클라이언트 애플리케이션에 대한 MAC 데이터 경로용 Avalon® 스트리밍 인터페이스(Avalon-ST) (312.5+에서 256비트).
어댑터 옵션이 사용되지 않을 경우 64비트 레인 MSB에서 가능한 SOP와의 맞춤형 스트리밍 인터페이스.
MAC, PCS, PMA 및 외부 광학 모듈의 제어 및 모니터링을 위한 Avalon® Memory Mapped(Avalon-MM) 32비트 인터페이스.
다양한 광학 모듈 관리를 위한 관리 데이터 입력/출력(MDIO) 또는 2선 직렬 인터페이스.
40/100Gb 사용자 테스트 장비로 기능 및 성능 테스트 통과.

IP 상태


주문 상태	프로덕션
주문 코드
40Gbps 및 100Gbps 이더넷 MAC 및 PHY MegaCore 기능	IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY
저지연 40Gbps 이더넷 IP 코어	저지연 40G 이더넷 MAC 및 PHY: IP-40GEUMACPHY 저지연 40G 이더넷 MAC 및 PHY(1588 포함): IP-40GEUMACPHYF 저지연 40G 이더넷 MAC 및 FEC 포함 40GBASE-KR4 PHY: IP-40GBASEKR4PHY
저지연 E-Tile 40G 이더넷 FPGA IP	IP–40GETILEMAC
저지연 100Gbps 이더넷 코어	저지연 100G 이더넷 MAC 및 PHY: IP-100GEUMACPHY 저지연 100G 이더넷 MAC 및 PHY(1588 포함): IP-100GEUMACPHYF

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